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HEX_TO_BCD_4BIT
- hex to bcd 4bit using vhdl
HEX_TO_BCD_6BIT
- hex to bcd 6bit using vhdl
HEX_TO_BCD_8BIT
- hex to bcd 8bit using vhdl
7Segment2bcd
- vhdl seven segment to bcd 4 bit
7Segment2bcd8bit
- vhdl seve segment to bcd 8 bit
Fibonacci
- （1） clkdiv 模块：对50MHz 系统时钟 进行分频，分别得到190Hz，3Hz 信号。190Hz 信号用于动态扫描模块位选信号，3Hz 信号用于fib 模块。 （2） fib 模块：依据实验原理所述Fibonacci 数列原理，用VHDL 语言实现数列 （3） binbcd14：实现二进制码到BCD 码的转换，用于数码管显示。 （4） x7segbc：采用动态扫描，使用4 位数码管依次显示Fibonacci 数列数据。 实验采用3Hz 频率来产生Fibonacci
count
- 本实验利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发 时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数。 SW0 为复位开关。当开关拨至高点平时，计数器归0，当开关拨至低电平时，计数器开始计数。 该电路包括分频电路，计数器电路，二进制转BCD 码电路和数码管显示电路。-This experiment uses VHDL hardware descr iption language to design a 0 ~
二进制码转化为ＢＣＤ码源程序
- 二进制码转化为ＢＣＤ码源程序,VHDL在FPGA验证(Conversion of binary code into BCD code source program)
ＢＣＤ码转化为七段码源程序
- ＢＣＤ码转化为七段码源程序。VHDL在FPGA验证(Conversion of BCD code into seven segment code source program)
kebenchengxu
- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3